Cảm ơn bạn đã gửi yêu cầu! Một thành viên trong đội ngũ của chúng tôi sẽ liên hệ với bạn ngay lập tức.
Cảm ơn bạn đã gửi đặt chỗ! Một thành viên trong đội ngũ của chúng tôi sẽ liên hệ với bạn ngay lập tức.
Đề cương khóa học
Nền tảng Kiến trúc RISC-V và Tổng quan Hệ sinh thái
Landscape Tập lệnh ISA và Sự Chấp nhận trong Ngành
- Triết lý ISA mở và bối cảnh chuẩn hóa của tổ chức RISC-V International
- Mô hình tư duy về RISC-V: Kiến trúc Load-Store, tệp thanh ghi, thứ tự byte
- So sánh với ARM, x86 và POWER: Các sự đánh đổi cho các kiến trúc điện toán dị thể
- Đánh giá mức độ trưởng thành của hệ sinh thái: SiFive, T-Head, Western Digital và cộng đồng silic mã nguồn mở đang phát triển
- Giao diện chuẩn hóa: RISC-V Privileged ISA, Lớp trừu tượng hóa phần mềm Máy (MSBL)
Mô hình Bộ nhớ và Tuân thủ ABI
- Đặc tả Kiến trúc không đặc quyền: Bản đồ CSR, xử lý ngoại lệ và hệ thống phân cấp bộ nhớ
- Bộ lệnh RV32I / RV64I và tuân thủ ABI cho khả năng di chuyển nhị phân đa nền tảng
- Khóa học bộ nhớ và các lệnh barrier cho hệ thống đa bộ xử lý
Lập trình Assembly RISC-V và Chuỗi công cụ Trình biên dịch
Lập trình Chỉ thị Cấp thấp
- Các tập mở rộng chỉ thị số nguyên cơ bản (I), Nhân/Chia (M), Thao tác nguyên tử (A)
- Chiến lược lập trình nhạy cảm với bit cho các mục tiêu RISC-V 32-bit và 64-bit
- Không gian gọi hàm và quản lý ngăn xếp cho các hệ thống phần mềm nhúng và thời gian thực
Thành thạo Chuỗi công cụ Trình biên dịch
- Bộ công cụ trình biên dịch dựa trên LLVM: Clang, LLVM, Binutils cho việc biên dịch chéo RISC-V
- Kịch bản liên kết (Linker scripts), các đoạn và cấu hình bố trí bộ nhớ cho môi trường bare-metal và RTOS
- Các intrinsics của trình biên dịch, mức độ tối ưu hóa và tinh chỉnh mã dựa trên profiling
- Lưu trữ phát triển chuỗi công cụ mã nguồn mở: xây dựng, kiểm thử và gói hóa các bộ công cụ GCC/Clang tùy chỉnh
Phát triển Hệ thống Nhúng và Hệ điều hành Thời gian Thực (RTOS)
Lập trình Bare-Metal và RTOS
- Lập trình hệ thống Rust cho RISC-V: các trừu tượng hóa không tốn kém, quản lý bộ nhớ không an toàn và phát triển bare-metal
- Môi trường No-Std: linker tùy chỉnh, phát triển trình điều khiển thiết bị và I/O ánh xạ bộ nhớ
- Phát triển BSP (Board Support Package) cho RTOS Zephyr và Buildroot cho các mục tiêu RISC-V
- Giao tiếp ngoại vi: GPIO, I2C, SPI, UART và lập trình bộ điều khiển DMA
Tối ưu hóa Nguồn năng lượng và Hiệu suất
- Cắt xung đồng hồ (Clock gating), quản lý miền nguồn điện và tối ưu hóa chế độ tiêu thụ thấp
- Phân tích hiệu suất chính xác theo chu kỳ với các profiler mô phỏng và bộ đếm hiệu suất phần cứng
- Điều chỉnh độ trễ ngắt thời gian thực cho các ứng dụng quan trọng về an toàn
Phát triển Kernel Linux và Bootloader cho RISC-V
Chuỗi công cụ Firmware Khởi động và Hệ sinh thái Bootloader
- OpenSBI (Triển khai đặc tả SBI): phát triển firmware bootloader
- UEFI/EDK II trên RISC-V: phát triển chồng chất khởi động firmware hiện đại
- Cổng Coreboot và U-Boot cho các máy tính một bảng mạch RISC-V
Tích hợp Kernel Linux
- Góp phần vào kernel mainline RISC-V: lớp phủ sơ đồ thiết bị (device tree overlays), cấu trúc CPU và phát triển trình điều khiển bộ điều khiển ngắt (AIA)
- Phát triển BSP nhà cung cấp và cấu hình kernel cho các nền tảng SoC tùy chỉnh
- Hỗ trợ hệ thống tệp, chồng chất mạng và hỗ trợ container hóa (Docker, Kubernetes) trên các hệ chủ RISC-V
Thiết kế SoC RISC-V và Lập mẫu FPGA
Kiến trúc và Tích hợp SoC Đa lõi
- Các phương pháp thiết kế Mạng trên Chip (NoC) cho các bộ xử lý đa lõi RISC-V
- tính nhất quán bộ nhớ Axi4/CHI và giao tiếp liên processor
- Tích hợp IP mã nguồn mở: OpenCores, Framework ChIPS và các thành phần RTL từ nhà cung cấp
- Thiết kế ma trận bus và tích hợp bộ điều khiển bộ nhớ (DDR, SRAM, eMMC, PCIe)
Lập mẫu Bộ xử lý Dựa trên FPGA
- Tổng hợp và triển khai nhân RISC-V trên FPGA (ví dụ: BOOM, VexRiscv, PULP)
- Phương pháp luận xác minh chức năng dựa trên assertions SystemVerilog (SVA) và UVM
- Công cụ xác minh hình thức (Formal verification) và kiểm thử dựa trên thuộc tính để xác thực nhân RISC-V
Mở rộng Vector RISC-V và Tăng tốc Đặc thù Miền
Đi sâu vào Mở rộng RVV (RISC-V Vector)
- Tải/lưu trữ vector, nhân-tổng hợp-vector-fused (VFMA) và tăng tốc tính toán ma trận
- Các thao tác vector độ dài biến đổi (VL, VLEN) để thực thi SIMD tối ưu hóa theo khối lượng công việc
- Các thao tác mặt nạ vector, kiểm soát phân đoạn và tính linh hoạt kiểu dữ liệu cho các khối lượng công việc DSP và ML
Thiết kế Chỉ thị DSP Tùy chỉnh và Đặc thù Miền
- Thiết kế bộ tăng tốc đặc thù miền thông qua các mở rộng tùy chỉnh và giao diện toán tử dựa trên CBAR
- Điều chỉnh frontend trình biên dịch cho việc tạo chỉ thị tùy chỉnh và phát xạ mã
- Chiến lược phân chia phần cứng - phần mềm để tích hợp bộ tăng tốc trong các SoC sản xuất
Tăng tốc AI và Học máy Biên trên RISC-V
Thiết kế và Tích hợp NPU cho Bộ xử lý RISC-V
- Kiến trúc Đơn vị Xử lý Thần kinh (NPU): mảng systolic, lõi tensor và nén trọng số để tăng tốc AI trên chip
- Các kỹ thuật lượng tử hóa mô hình (INT8, INT4, FP8) cho việc triển khai biên trên RISC-V
- Tương thích khung làm việc: TensorFlow Lite Micro, ONNX Runtime và PyTorch Edge trên các mục tiêu RISC-V
Điện toán Dị thể cho Khối lượng Công việc AI
- Thiết kế đồng bộ hóa CPU chủ RISC-V với NPU tăng tốc AI cho các đường ống suy luận thời gian thực
- Tối ưu hóa hệ thống con bộ nhớ: quản lý băng thông HBM/DDR cho trọng số và kích hoạt mô hình ML
- Kế hoạch nhiệt và ngân sách năng lượng cho các hệ thống suy luận AI biên
An toàn Phần cứng và Điện toán Bảo mật trên RISC-V
Bảo vệ Bộ nhớ Vật lý và Thực thi Tin cậy
- Bảo vệ bộ nhớ vật lý (PMP) và các cơ chế bảo mật của trình duyệt bảng trang (Page Table walker)
- Kiến trúc Secure Enclave/TEE cho RISC-V: tích hợp OP-TEE, môi trường thực thi tin cậy lớp SEV
- An toàn chuỗi khởi động: gốc tin cậy, khởi động an toàn và xác minh khởi động đo lường
Tăng tốc Mã hóa
- Các mở rộng mã hóa RISC-V (Zk, Zkr, K extensions): tăng tốc SHA, AES, RSA, RSA-PSS và ECC
- Tích hợp mật mã hậu lượng tử (PQC) cho các bộ xử lý RISC-V thế hệ tiếp theo
- Các kỹ thuật giảm thiểu tấn công kênh kề: lập trình thời gian không đổi, che giấu số liệu và bộ tạo số ngẫu nhiên phần cứng
Thiết kế Kiến trúc Tùy chỉnh Nâng cao và Mở rộng ISA
Kiến trúc Đặc thù Miền và Mở rộng Chỉ thị Tùy chỉnh
- Phương pháp thiết kế mở rộng ISA: mã hóa, bảng mã hóa, phân tích tác động ABI và quy trình nộp đặc tả cho RISC-V International
- Thiết kế tệp thanh ghi tùy chỉnh với CBAR (Thanh ghi Địa chỉ Cơ sở Tùy chỉnh) để phân phối toán tử
- Pipeline hóa chỉ thị, phát hiện tranh chấp và các sửa đổi pipeline cho các mở rộng tùy chỉnh
Xác minh và Duyệt cuối cho Các Sửa đổi Kiến trúc Tùy chỉnh
- Thiết kế testbench cho các mở rộng tùy chỉnh: tạo kích thích có hướng so với kích thích ngẫu nhiên có ràng buộc
- Các khung kiểm thử hồi quy và xác minh dựa trên độ bao phủ cho các sửa đổi kiến trúc
- Kiểm thử tương tác: đảm bảo các chỉ thị tùy chỉnh hoạt động trong các ràng buộc ABI đã thiết lập
Các Ứng dụng RISC-V Quan trọng về An toàn và Ô tô
An toàn Chức năng và Tuân thủ Tiêu chuẩn Ô tô
- Tuân thủ an toàn chức năng ISO 26262 cho các bộ xử lý ô tô RISC-V
- Phân loại ASIL-Q và phát triển sách hướng dẫn an toàn cho IP silic RISC-V
- Xử lý ngắt xác định, các cặp lõi đồng bộ hóa (lockstep) và bảo vệ bộ nhớ cho các hệ thống RISC-V quan trọng về an toàn
Các Ứng dụng Thời gian Thực Công nghiệp và Điện toán Biên
- Tuân thủ IEC 61508 SIL và lập lịch xác định trên các nền tảng đa lõi RISC-V
- Phát triển cổng IoT công nghiệp với RISC-V: kết nối, phân tích biên và hệ thống cập nhật firmware OTA
Dự án Tốt nghiệp: Phát triển Hệ thống RISC-V Đầu cuối
Dự án Vòng đời Toàn diện
- Đặc tả kiến trúc: thiết kế mở rộng ISA và cấu hình nhân cho một trường hợp sử dụng xác định
- Triển khai RTL bằng SystemVerilog với các testbench UVM và độ bao phủ xác minh hình thức
- Lập mẫu FPGA, phát triển firmware khởi động và tích hợp chồng chất trình điều khiển bare-metal
- Tùy chỉnh BSP Linux và chuỗi công cụ cho nhân RISC-V tùy chỉnh
- Triển khai khối lượng công việc AI: tích hợp NPU, lượng tử hóa mô hình và đo lường hiệu suất
- Xác thực bảo mật: thực thi PMP, khởi động an toàn và đo lường tăng tốc mã hóa
- Tài liệu kiến trúc kỹ thuật, phân tích chiến lược IP và trình bày nhóm đa chức năng
Yêu cầu
Không có yêu cầu tiên quyết.
21 Giờ
Đánh giá (2)
Các giải thích và tính tương tác của giảng viên thực sự đã làm cho chủ đề trở nên sinh động; mặc dù tôi có thể chưa đủ kinh nghiệm, nhưng tôi vẫn học được rất nhiều từ khóa học này!
Pieter Bruynseels - Spot Buy Center BV
Khóa học - Design Patterns
Dịch thuật bằng máy
Tôi thích nền tảng chúng tôi đã sử dụng. Nó thực sự dễ dùng và tiện lợi. Tôi đặc biệt thích phần về Typescript, đặc biệt là những nội dung liên quan đến namespaces và modules.
Robert - DB Global Technology
Khóa học - JavaScript - Advanced Programming
Dịch thuật bằng máy