Liên hệ với chúng tôi

Đề cương khóa học

Nền tảng Kiến trúc RISC-V và Tổng quan Hệ sinh thái

Bức tranh ISA của RISC-V và Sự áp dụng trong ngành

  • Triết lý ISA mở và bối cảnh chuẩn hóa bởi RISC-V International
  • Mô hình tư duy về RISC-V: Kiến trúc Load-Store, Tập thanh ghi (Register File), Thứ tự byte
  • So sánh với ARM, x86 và POWER: Các sự đánh đổi cho kiến trúc điện toán dị thể
  • Đánh giá mức độ trưởng thành của hệ sinh thái: SiFive, T-Head, Western Digital và cộng đồng silicon mã nguồn mở đang phát triển
  • Các giao diện chuẩn hóa: RISC-V Privileged ISA, Lớp trừu tượng hóa phần mềm máy (MSBL)

Mô hình bộ nhớ và Tuân thủ ABI

  • Đặc tả kiến trúc không đặc quyền: Bản đồ CSR, xử lý ngoại lệ và phân cấp bộ nhớ
  • Tập chỉ thị RV32I / RV64I và sự tuân thủ ABI cho khả năng di chuyển mã nhị phân liên nền tảng
  • Kinh nghiệm sắp xếp bộ nhớ và các lệnh rào chắn cho hệ thống đa bộ xử lý

Lập trình Assembly RISC-V và Chuỗi công cụ biên dịch

Lập trình Chỉ thị Cấp thấp

  • Các chỉ thị nguyên gốc (I), Nhân/Chia (M), và các phần mở rộng thao tác nguyên tử (A)
  • Chiến lược lập trình nhận biết độ lớn từ tính (bitness) cho mục tiêu RISC-V 32-bit và 64-bit
  • Kiểu gọi hàm (calling conventions) và quản lý khung ngăn xếp cho các hệ thống phần mềm nhúng và thời gian thực

Thành thạo Chuỗi công cụ biên dịch

  • Mảng công cụ biên dịch dựa trên LLVM: Clang, LLVM, Binutils cho việc cross-compilation RISC-V
  • Kịch bản liên kết (Linker scripts), các đoạn dữ liệu và cấu hình bố trí bộ nhớ cho môi trường bare-metal và RTOS
  • Các intrinsic của trình biên dịch, mức độ tối ưu hóa và tinh chỉnh mã dựa trên profiling
  • Công việc phát triển chuỗi công cụ mã nguồn mở: xây dựng, kiểm thử và đóng gói các bộ công cụ GCC/Clang tùy chỉnh

Phát triển Hệ thống Nhúng và Hệ điều hành Thời gian thực (RTOS)

Lập trình Bare-Metal và RTOS

  • Lập trình hệ thống bằng Rust cho RISC-V: các trừu tượng hóa không tốn chi phí, quản lý bộ nhớ không an toàn và phát triển bare-metal
  • Môi trường No-Std: trình liên kết tùy chỉnh, phát triển trình điều khiển thiết bị và I/O ánh xạ bộ nhớ
  • Phát triển BSP (Board Support Package) cho Zephyr RTOS và Buildroot trên các mục tiêu RISC-V
  • Kết nối ngoại vi: GPIO, I2C, SPI, UART và lập trình bộ điều khiển DMA

Tối ưu hóa Năng lượng và Hiệu suất

  • Gating đồng hồ, quản lý miền nguồn điện và tối ưu hóa chế độ tiết kiệm năng lượng
  • Phân tích hiệu suất chính xác theo chu kỳ với các công cụ profiling mô phỏng và bộ đếm hiệu suất phần cứng
  • Tinh chỉnh độ trễ ngắt thời gian thực cho các ứng dụng quan trọng về an toàn

Phát triển Kernel Linux và Bootloader cho RISC-V

Ecosystem Firmware Khởi động và Bootloader

  • OpenSBI (triển khai đặc tả SBI): phát triển firmware bootloader
  • UEFI/EDK II trên RISC-V: phát triển chồng khởi động firmware hiện đại
  • Porting Coreboot và U-Boot cho các máy tính bo mạch đơn RISC-V

Tích hợp Kernel Linux

  • C đóng góp vào kernel mainline của RISC-V: overlays cây thiết bị (device tree), cấu trúc topology CPU và phát triển trình điều khiển bộ điều khiển ngắt (AIA)
  • Phát triển BSP nhà cung cấp và cấu hình kernel cho các nền tảng SoC tùy chỉnh
  • Hỗ trợ hệ thống tệp, chồng mạng và hỗ trợ containerization (Docker, Kubernetes) trên các hệ thống chủ RISC-V

Thiết kế SoC RISC-V và Nguyên mẫu hóa FPGA

Kiến trúc SoC đa nhân và Tích hợp

  • Các phương pháp thiết kế Mạng trên Chip (NoC) cho bộ xử lý đa nhân RISC-V
  • Đồng nhất cache và giao thức truyền thông liên bộ xử lý Axi4/CHI
  • Tích hợp IP mã nguồn mở: OpenCores, Framework ChIPS và các thành phần RTL từ nhà cung cấp
  • Thiết kế ma trận bus và tích hợp bộ điều khiển bộ nhớ (DDR, SRAM, eMMC, PCIe)

Lập nguyên mẫu bộ xử lý dựa trên FPGA

  • Kết xuất (synthesis) và triển khai lõi RISC-V trên FPGA (ví dụ: BOOM, VexRiscv, PULP)
  • Phương pháp xác minh chức năng dựa trên Assertions của SystemVerilog (SVA) và UVM
  • Công cụ xác minh hình thức và kiểm thử dựa trên đặc tính cho việc xác nhận lõi RISC-V

Phần mở rộng Vector RISC-V và Tăng tốc Theo miền

Đi sâu vào Phần mở rộng RVV (RISC-V Vector)

  • Tải/lưu vector, nhân cộng hợp nhất vector (VFMA) và tăng tốc tính toán ma trận
  • Các thao tác vector độ dài biến đổi (VL, VLEN) cho việc thực thi SIMD tối ưu hóa theo tải trọng công việc
  • Các thao tác mặt nạ vector, kiểm soát phân đoạn và linh hoạt kiểu dữ liệu cho các tải trọng DSP và ML

Thiết kế Chỉ thị DSP Tùy chỉnh và Theo miền

  • Thiết kế bộ tăng tốc theo miền thông qua các phần mở rộng tùy chỉnh và giao diện toán tử dựa trên CBAR
  • Sửa đổi frontend trình biên dịch cho việc tạo chỉ thị tùy chỉnh và phát sinh mã
  • Chiến lược phân chia phần cứng - phần mềm cho việc tích hợp bộ tăng tốc trong các SoC sản xuất

Tăng tốc AI và Học máy ở Biên trên RISC-V

Thiết kế và Tích hợp NPU cho Bộ xử lý RISC-V

  • Kiến trúc Đơn vị Xử lý Neural (NPU): mảng systolic, lõi tensor và nén trọng lượng để tăng tốc AI trên chip
  • Các kỹ thuật lượng hóa mô hình (INT8, INT4, FP8) cho việc triển khai ở biên trên RISC-V
  • Tương thích khung làm việc: TensorFlow Lite Micro, ONNX Runtime và PyTorch Edge trên các mục tiêu RISC-V

Điện toán Dị thể cho Tải trọng AI

  • Thiết kế kết hợp CPU chủ RISC-V với bộ tăng tốc NPU AI cho các đường ống suy luận thời gian thực
  • Tối ưu hóa phân hệ bộ nhớ: quản lý băng thông HBM/DDR cho trọng số và kích hoạt của mô hình ML
  • Kế hoạch hóa nhiệt và ngân sách năng lượng cho các hệ thống suy luận AI ở biên

An ninh Phần cứng và Điện toán Bảo mật trên RISC-V

Bảo vệ Bộ nhớ Vật lý và Thực thi Tin cậy

  • Bảo vệ bộ nhớ vật lý (PMP) và các cơ chế bảo mật của trình duyệt bảng trang (Page Table walker)
  • Kiến trúc Hòm bảo mật/TEE cho RISC-V: tích hợp OP-TEE, môi trường thực thi tin cậy lớp SEV
  • An ninh chuỗi khởi động: gốc niềm tin (root of trust), khởi động an toàn và xác minh triển khai có đo lường

Tăng tốc Mật mã

  • Các phần mở rộng mật mã RISC-V (các phần mở rộng Zk, Zkr, K): tăng tốc SHA, AES, RSA, RSA-PSS và ECC
  • Tích hợp mật mã hậu lượng tử (PQC) cho các bộ xử lý RISC-V thế hệ tiếp theo
  • Các kỹ thuật giảm thiểu tấn công kênh biên: lập trình thời gian hằng số, che chắn và bộ tạo số ngẫu nhiên phần cứng

Thiết kế Kiến trúc Tùy chỉnh Nâng cao và Phần mở rộng ISA

Kiến trúc Theo miền và Phần mở rộng Chỉ thị Tùy chỉnh

  • Phương pháp thiết kế phần mở rộng ISA: mã hóa, bảng mã hóa, phân tích tác động đến ABI và quy trình nộp đặc tả cho RISC-V International
  • Thiết kế tập thanh ghi tùy chỉnh với CBAR (Các thanh ghi địa chỉ cơ sở tùy chỉnh) để điều phối toán tử
  • Số hóa chỉ thị, phát hiện xung đột và sửa đổi pipeline cho các phần mở rộng tùy chỉnh

Xác minh và Ký duyệt các Sửa đổi Kiến trúc Tùy chỉnh

  • Thiết kế testbench cho các phần mở rộng tùy chỉnh: kích thích xác định hướng dẫn so với kích thích ngẫu nhiên có ràng buộc
  • Các khung kiểm thử hồi quy và xác minh dựa trên bao phủ (coverage-driven verification) cho các sửa đổi kiến trúc
  • Kiểm thử tương tác: đảm bảo các chỉ thị tùy chỉnh hoạt động trong phạm vi các ràng buộc ABI đã thiết lập

Ứng dụng RISC-V Cho các Hệ thống An toàn Quan trọng và Ô tô

An toàn Chức năng và Tuân thủ Tiêu chuẩn Ô tô

  • Tuân thủ an toàn chức năng ISO 26262 cho bộ xử lý ô tô RISC-V
  • Phân loại ASIL-Q và phát triển hướng dẫn an toàn cho IP silicon RISC-V
  • Xử lý ngắt xác định, cặp lõi lockstep và bảo vệ bộ nhớ cho các hệ thống RISC-V quan trọng về an toàn

Ứng dụng Thời gian Thực Công nghiệp và Điện toán Biên

  • Tuân thủ SIL IEC 61508 và lập lịch trình xác định trên các nền tảng đa nhân RISC-V
  • Phát triển cổng IoT công nghiệp với RISC-V: kết nối, phân tích biên và hệ thống cập nhật firmware OTA

Dự án Tổng hợp: Phát triển Hệ thống RISC-V Từ Đầu đến Cuối

Dự án Vòng đời Toàn diện

  • Đặc tả kiến trúc: thiết kế phần mở rộng ISA và cấu hình lõi cho một trường hợp sử dụng xác định
  • Cài đặt RTL bằng SystemVerilog với các testbench UVM và bao phủ xác minh hình thức
  • Nguyên mẫu FPGA, phát triển firmware khởi động và tích hợp chồng trình điều khiển bare-metal
  • Tùy chỉnh BSP Linux và chuỗi công cụ cho lõi RISC-V tùy chỉnh
  • Triển khai tải trọng AI: tích hợp NPU, lượng hóa mô hình và đo đạc hiệu suất
  • Xác thực bảo mật: thực thi PMP, khởi động an toàn và đo lường tăng tốc mật mã
  • Tài liệu kiến trúc kỹ thuật, phân tích chiến lược IP và thuyết trình trước đội đa chức năng
 21 Giờ

Số người tham gia


Giá cho mỗi học viên

Đánh giá (2)

Các khóa học sắp tới

Các danh mục liên quan